IC 단품·제조 공정

QFP·PBGA·COF는 대표 구조입니다. 실물 사진 속 품번의 실제 내부 배치·층수·핀수와 일치하는 역설계 자료는 아닙니다. 내부 다이·미세층의 실물 사진은 확보되지 않아 교육용 3D 단면으로 표시합니다.

웨이퍼당 Die 수는 공개 제품 도면이 없어 표시된 대표 Die 크기로 계산한 교육용 추정값입니다. Gross Die 근사는 πD²/(4A) − πD/√(2A)를 사용하며 실제 값은 엣지 제외, 스크라이브 라인, 테스트 구조, Die 회전·배치 및 수율에 따라 달라집니다. 8인치는 200 mm, 12인치는 300 mm로 표기했습니다.

리드타임은 장비의 순수 가공시간이 아니라 일반적인 대기·로트 이동을 포함한 산업 대표 범위입니다. 특정 업체의 견적·납기를 뜻하지 않으며 제품 난이도, 공정층수, Fab 가동률, 재공재고와 재검사에 따라 크게 달라집니다. ASML은 전체 웨이퍼 칩 제조가 수천 단계이며 3개월 이상 걸릴 수 있다고 설명합니다.

전체 생산 흐름을 주요 작업 단위로 정리했습니다. 실제 공정은 반복·분기되며 업체·제품에 따라 범핑·검사·박형화 순서, 패키지 접속 방식, 접합 조건이 달라집니다. FEOL·BEOL은 웨이퍼 회로 공정의 구분이며, BEOL이 OSAT와 같은 뜻은 아닙니다.

OSAT는 반도체 조립·검사를 위탁 수행하는 업체, SMT는 PCB 표면에 부품을 실장하는 방식입니다. 설계·제조·패키징을 한 회사가 수행하는 경우도 있습니다. Burn-in·신뢰성 시험은 제품 규격에 따라 적용하며 모든 칩의 필수 전수 공정은 아닙니다.

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